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\documentclass[11pt,a4paper,twoside]{article}
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\pagestyle{fancy}
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\fancyhead[LO,RE]{ML-KEM硬件IP设计报告}
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\fancyhead[RO,LE]{\thepage}
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\lstset{basicstyle=\ttfamily\small,breaklines=true,frame=single,numbers=left,numberstyle=\tiny,xleftmargin=2em,language=Verilog}
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\newcommand{\Zq}{\mathbb{Z}_q}
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\newcommand{\etal}{\textit{et al.}}
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\title{\textbf{ML-KEM后量子密钥封装硬件IP核\\设计与验证}}
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\author{碳基生物\\[4pt] \small 团队编号：CICC1008439\\[8pt] \normalsize 龙芯中科杯·2026全国大学生集成电路创新创业大赛}
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\date{}
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\begin{document}
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% 封 面
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\begin{titlepage}
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\thispagestyle{empty}
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\begin{center}
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\includegraphics[width=0.45\textwidth]{logo_cicc.png}
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{\fontsize{22pt}{28pt}\selectfont\bfseries 第十届}
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{\fontsize{22pt}{28pt}\selectfont\bfseries 全国大学生集成电路创新创业大赛}
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\end{center}
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\begin{flushleft}
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\fontsize{14pt}{22pt}\selectfont
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报告类型：\uline{\hfill MLKEM IP设计报告\hfill} \\[18pt]
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参赛杯赛：\uline{\hfill 龙芯中科杯\hfill} \\[18pt]
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作品名称：\uline{\hfill ML-KEM后量子密钥封装硬件IP核设计与验证\hfill} \\[18pt]
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队伍编号：\uline{\hfill CICC1008439\hfill} \\[18pt]
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团队名称：\uline{\hfill 碳基生物\hfill}
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\end{flushleft}
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\end{titlepage}
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\maketitle
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\tableofcontents
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\section{绪论}
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\subsection{设计背景}
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ML-KEM（Module-Lattice-based Key-Encapsulation Mechanism，FIPS 203 \cite{fips203}）是NIST于2024年8月发布的后量子密码标准，源自CRYSTALS-Kyber \cite{kyber}，用于替代RSA和ECC在密钥交换中的角色。其安全性建立在模格上的带误差学习问题（MLWE）之上，多项式环为$\Zq[x]/(x^{256}+1)$，素数模$q=3329$，多项式次数$n=256$。
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软件实现的ML-KEM在嵌入式处理器上存在显著性能瓶颈 \cite{dang2022,xing2023}——以ML-KEM-768为例，一轮完整的密钥生成、封装和解封装在通用CPU上需要数百万个时钟周期。本文设计的硬件IP核\texttt{mlkem\_top}旨在通过专用数据通路和计算资源时分复用，在FPGA平台上实现高性能、低面积的ML-KEM加速。
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\subsection{关键设计特性}
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本IP核在单一硬件模块内具有以下特性：
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\begin{enumerate}[label=(\arabic*)]
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\item \textbf{运行时三等级支持}：通过$k\_i\in\{2,3,4\}$端口在运行时选择ML-KEM-512/768/1024安全等级，存储资源按$K_{MAX}=4$静态分配，无需重综合。
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\item \textbf{全操作覆盖}：支持KeyGen（FIPS 203算法16）、Encaps（算法17）和Decaps（算法18，含FO变换隐式拒绝）。
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\item \textbf{Keccak核跨阶段复用}：单一\texttt{keccak\_core}实例在G/H/J哈希、SampleNTT采样和CBD采样三个消费者之间时分复用，是面积优化的最大贡献因素。
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\item \textbf{Decaps重加密路径复用}：D6步的K-PKE重加密直接复用整条Encaps流水线的全部FSM状态，避免重复实现加密数据通路。
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\item \textbf{逐字节流式I/O}：公钥$ek$、私钥$dk$和密文$c$通过BRAM窗口逐字节装载与回读，免去超宽顶层总线。
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\item \textbf{NIST KAT完全验证}：三种等级、三种操作全部逐字节比对NIST FIPS 203 KAT标准答案通过。
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\end{enumerate}
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\subsection{代码规模}
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RTL代码总计约5,517行（不含测试平台），其中\texttt{mlkem\_top.v}（顶层FSM集成+数据通路+三库存储管理）约2,320行，各叶子算子模块合计约3,197行。全部采用SystemVerilog编写，统一使用\texttt{valid/ready}流式握手接口。
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\section{IP模块规格}
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\subsection{算法参数}
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\texttt{mlkem\_top}的运行时参数由输入端口$k\_i$和$op\_i$在\texttt{start\_i}脉冲时刻锁存至内部寄存器$k\_r$和$op\_r$，后续所有数据通路宽度、存储子区间基地址和循环次数均由$k\_r$推导。表\ref{tab:params}列出三种安全等级的密钥和密文尺寸。
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\begin{table}[htbp]
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\centering
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\caption{运行时安全等级参数}
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\label{tab:params}
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\begin{tabular}{cccccccc}
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\toprule
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$k\_i$ & 方案 & $K$ & $\eta_1$ & $(d_u,d_v)$ & ek(B) & dk(B) & ct(B) \\
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\midrule
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2 & ML-KEM-512 & 2 & 3 & (10,4) & 800 & 1632 & 768 \\
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3 & ML-KEM-768 & 3 & 2 & (10,4) & 1184 & 2400 & 1088 \\
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4 & ML-KEM-1024 & 4 & 2 & (11,5) & 1568 & 3168 & 1568 \\
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\bottomrule
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\end{tabular}
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\end{table}
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固定参数：模数$q=3329$、多项式次数$n=256$、$\eta_2=2$（所有等级）、共享密钥32字节。
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\subsection{顶层端口信号}
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\texttt{mlkem\_top}的端口按功能分为四组。表\ref{tab:ports}列出主要信号。
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\begin{table}[htbp]
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\centering
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\caption{mlkem\_top主要端口}
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\label{tab:ports}
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\small
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\begin{tabular}{lll}
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\toprule
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\textbf{信号} & \textbf{位宽} & \textbf{功能} \\
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\midrule
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clk, rst\_n & 1, 1 & 时钟与低电平异步复位 \\
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k\_i, op\_i & 3, 2 & 安全等级（2/3/4）与操作码（0=KG, 1=Enc, 2=Dec） \\
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d\_i, z\_i, msg\_i & 256×3 & KeyGen种子$d$、隐式拒绝种子$z$、Encaps消息$m$ \\
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start\_i & 1 & 启动脉冲，锁存$k\_i$和$op\_i$ \\
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busy\_o, done\_o & 1, 1 & 运行标志与完成脉冲 \\
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ss\_o & 256 & 共享密钥输出（done\_o时有效） \\
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ek\_in\_we/addr/byte & 1,11,8 & Encaps公钥流式预装载 \\
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dk\_in\_we/addr/byte & 1,12,8 & Decaps私钥流式预装载（自动路由至dkp\_bram/ek\_bram/寄存器） \\
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c\_in\_we/addr/byte & 1,11,8 & Decaps密文流式预装载 \\
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dbg\_* & 多种 & 调试抽头：系数、ek/dk/ct字节、中间哈希值 \\
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\bottomrule
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\end{tabular}
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\end{table}
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握手协议分三阶段：\texttt{ST\_IDLE}状态下通过流式端口逐字节预装载数据；\texttt{start\_i}脉冲启动并锁存参数；\texttt{busy\_o}拉高期间执行计算；\texttt{done\_o}脉冲时\texttt{ss\_o}和BRAM产物有效。所有256-bit端口采用字节0在低位的约定。
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Decaps私钥预装载路径中，\texttt{dk\_in\_*}端口根据写入地址自动将字节流路由至不同目的地：地址$[0,384K)$写入\texttt{dkp\_bram}（$\hat{s}$编码），$[384K,768K+32)$写入\texttt{ek\_bram}（$\hat{t}$编码$\|\rho$），$[768K+32,768K+64)$和$[768K+64,768K+96)$分别写入$H(ek)$和$z$的寄存器。
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\section{总体架构设计}
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\subsection{设计原则}
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\texttt{mlkem\_top}的架构遵循三条核心原则。
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\textbf{原则一：存储按最大等级分配，运行时参数递推。} 多项式系数存储库以$K_{MAX}=4$（可容纳28个多项式，每个256系数）静态配置深度，$k\_r$仅影响读写地址生成逻辑中的基地址和循环边界。字节存储库（ek\_bram、dkp\_bram、ct\_bram）同样按最大密钥尺寸（1568/1536/1568字节）分配。运行时地址计算通过$k\_r$以纯组合逻辑递推完成，无需额外的运行时地址表或状态寄存器。
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\textbf{原则二：Keccak核全阶段时分复用。} Keccak-f[1600]置换是设计中面积最大的单一算子（OOC综合约5,300 LUT）。G/H/J哈希族、SampleNTT（SHAKE-128）和CBD（SHAKE-256）三个消费者处于互斥的FSM阶段，设计将所有Keccak请求复用至单一\texttt{keccak\_core}实例。输入侧通过\texttt{sel\_sha3/sel\_snt/sel\_cbd}多路选择器切换，输出侧将置换结果广播至全体消费者，仅当前激活阶段采样有效信号。
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\textbf{原则三：Decaps重加密完全复用Encaps流水线。} FIPS 203算法18的D6步需要以恢复的消息$m'$和随机种子$r'$重新执行一次K-PKE加密以产生参考密文$c'$。这一流程与算法17的Encaps操作的数据通路完全同构。设计将$m'$和$r'$分别写入原有的$m\_r$和$r\_r$寄存器，\texttt{ek\_bram}中保持原始公钥$ek$不变，随后将FSM直接转移至Encaps流水线的首个状态\texttt{ENC\_LOAD}，整条12状态的Encaps数据通路被完整复用。
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\subsection{模块层次结构}
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图\ref{fig:mlkem_modules}给出\texttt{mlkem\_top}的内部层次结构。设计分为三个逻辑层：控制调度层（FSM + 地址生成 + 数据通路复用）、算子计算层（7个已验证的叶子模块）和存储层（7个BRAM实例）。
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\begin{figure}[htbp]
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\centering
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\includegraphics[width=0.92\textwidth]{mlkem_modules.png}
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\caption{mlkem\_top内部三层模块结构}
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\label{fig:mlkem_modules}
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\end{figure}
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\subsection{顶层FSM调度}
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全部运算由5-bit状态机集中调度，从\texttt{ST\_IDLE}出发按$op\_r$分支为三条数据通路。图\ref{fig:fsm}给出状态转移图。
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\begin{figure}[htbp]
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\centering
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\includegraphics[width=0.92\textwidth]{fsm.png}
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\caption{mlkem\_top顶层FSM状态转移图}
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\label{fig:fsm}
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\end{figure}
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KeyGen路径对应FIPS 203算法16，共7个主状态（不含ST\_IDLE和ST\_DONE）。各状态间的数据传递通过多项式存储库完成：前序状态将结果写入BRAM，后续状态从BRAM读取。
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\begin{algorithm}[H]
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\caption{KeyGen数据通路（FIPS 203算法16）}
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\begin{algorithmic}[1]
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\State \textbf{ST\_G}：$G(d \| z) \rightarrow (\rho, \sigma)$，单块SHA3-512，约1,800周期
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\State \textbf{ST\_A}：对全部$K^2$个$(j,i)$索引执行SampleNTT$(\rho \| j \| i) \rightarrow \hat{A}[i][j]$，逐系数写入\texttt{bank\_a}
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\State \textbf{ST\_C}：CBD$_{\eta_1}(\sigma, i) \rightarrow s[i]$，CBD$_{\eta_1}(\sigma, K+i) \rightarrow e[i]$，写入\texttt{bank\_se}
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\State \textbf{ST\_N}：NTT$(s[i]) \rightarrow \hat{s}[i]$，NTT$(e[i]) \rightarrow \hat{e}[i]$，原位更新\texttt{bank\_se}
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\State \textbf{ST\_M}：$\hat{t}[i] = \hat{e}[i] + \sum_{j=0}^{K-1} \hat{A}[i][j] \circ \hat{s}[j]$，逐点乘通过\texttt{poly\_mul\_sync}，累加写入\texttt{bank\_t}
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\State \textbf{ST\_E}：byteEncode$_{12}(\hat{t}) \| \rho \rightarrow ek$，byteEncode$_{12}(\hat{s}) \rightarrow dk_{pke}$，写入\texttt{ek\_bram}和\texttt{dkp\_bram}
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\State \textbf{ST\_H}：SHA3-256$(ek) \rightarrow H(ek)$，多块吸收（块数$=\lceil(ek\_bytes+1)/136\rceil$）
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\end{algorithmic}
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\end{algorithm}
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Encaps路径对应FIPS 203算法17，共12个主状态。
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\begin{algorithm}[H]
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\caption{Encaps数据通路（FIPS 203算法17）}
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\begin{algorithmic}[1]
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\State \textbf{ST\_ENC\_H}：SHA3-256$(ek) \rightarrow H(ek)$
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\State \textbf{ST\_ENC\_G}：$G(m \| H(ek)) \rightarrow (K, r)$，单块SHA3-512
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\State \textbf{ST\_ENC\_A}：重新生成$\hat{A}^T$矩阵（SampleNTT，行列索引交换），写入\texttt{bank\_a}
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\State \textbf{ST\_ENC\_TDEC}：byteDecode$_{12}(ek) \rightarrow \hat{t}[i]$，逐系数解码至\texttt{bank\_a}
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\State \textbf{ST\_ENC\_C}：CBD$_{\eta_1}(r, 0) \rightarrow y$，CBD$_{\eta_2}(r, K) \rightarrow e_1$，CBD$_{\eta_2}(r, 2K) \rightarrow e_2$，写入\texttt{bank\_se}和\texttt{bank\_t}
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\State \textbf{ST\_ENC\_N}：NTT$(y) \rightarrow \hat{y}$，原位更新\texttt{bank\_se}
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\State \textbf{ST\_ENC\_U}：$\hat{A}^T \circ \hat{y}$逐点乘后INTT，再加$e_1$得$u$，写入\texttt{bank\_se}
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\State \textbf{ST\_ENC\_C1}：Compress$_{d_u}(u)$后byteEncode$_{d_u} \rightarrow c_1$字节，写入\texttt{ct\_bram}
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\State \textbf{ST\_ENC\_E2MV}：将$e_2$从\texttt{bank\_t}搬迁至\texttt{bank\_a}，为V步累加准备
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\State \textbf{ST\_ENC\_V}：$\hat{t} \circ \hat{y}$逐点乘后INTT，加$e_2$和Decompress$_1(m)$得$v$，写入\texttt{bank\_t}
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\State \textbf{ST\_ENC\_C2}：Compress$_{d_v}(v)$后byteEncode$_{d_v} \rightarrow c_2$字节，拼接至\texttt{ct\_bram}
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\State \textbf{输出}：$ss = K$
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\end{algorithmic}
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\end{algorithm}
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Decaps路径对应FIPS 203算法18，前5个主状态完成D1--D5步解密恢复，随后复用整条Encaps流水线（D6重加密），最后以一个比较状态（D7）完成隐式拒绝密钥选择。这是硬件设计中最复杂的控制流，也是Decaps流水线复用创新的集中体现。
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\begin{algorithm}[H]
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\caption{Decaps数据通路（FIPS 203算法18，含流水线复用）}
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\begin{algorithmic}[1]
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\State \textbf{ST\_DEC\_DECOMP}（D1）：byteDecode$_{d_u}(c_1) \rightarrow$ Decompress$_{d_u} \rightarrow u'$，byteDecode$_{d_v}(c_2) \rightarrow$ Decompress$_{d_v} \rightarrow v'$，写入\texttt{bank\_se}和\texttt{bank\_a}
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\State \textbf{ST\_DEC\_SDEC}（D2）：byteDecode$_{12}(dk_{pke}) \rightarrow \hat{s}[i]$，逐系数解码至\texttt{bank\_a}
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\State \textbf{ST\_DEC\_NTT}（D2续）：NTT$(u'[i]) \rightarrow \hat{u}[i]$，原位更新\texttt{bank\_se}
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\State \textbf{ST\_DEC\_W}（D3）：$\hat{s}[j] \circ \hat{u}[j]$逐点乘后INTT，$v'$减去累加和得$w$，写入\texttt{bank\_t}
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\State \textbf{ST\_DEC\_MENC}（D4）：Compress$_1(w)$后byteEncode$_1 \rightarrow m'$
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\State \textbf{ST\_DEC\_G}（D5）：$G(m' \| H(ek)) \rightarrow (K', r')$
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\State \textbf{ST\_DEC\_J}（D5续）：$J(z \| c) \rightarrow \bar{K}$（隐式拒绝备用密钥）
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\State \textbf{流水线复用}（D6）：将$m'$写入$m\_r$、$r'$写入$r\_r$，跳转至\textbf{ST\_ENC\_LOAD}，完整复用Encaps路径全部12个状态，产生参考密文$c'$（存入\texttt{ct\_bram}）
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\State \textbf{ST\_DEC\_CMP}（D7）：逐字节比较$c'$（\texttt{ct\_bram}）与原始$c$（\texttt{c\_in\_bram}），常量时间无早退；$c' = c$时输出$K'$，否则输出$\bar{K}$
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\end{algorithmic}
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\end{algorithm}
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\section{各功能模块数据通路与控制逻辑}
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\subsection{Keccak-f[1600]置换核与哈希族}
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\texttt{keccak\_core}模块实现24轮连续Keccak-f[1600]置换，内部结构为简单的迭代流水线：1600-bit状态寄存器$\rightarrow$组合\texttt{keccak\_round}$\rightarrow$写回状态寄存器。\texttt{keccak\_round}为纯组合逻辑，实现Keccak \cite{fips202} 的$\theta/\rho/\pi/\chi/\iota$五步映射，其中$\theta$步的5路XOR归约和$\chi$步的非线性变换是面积消耗的主要来源。
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\begin{figure}[htbp]
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\centering
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\includegraphics[width=0.92\textwidth]{keccak_core.png}
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\caption{Keccak-f[1600]核数据通路与共享机制}
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\label{fig:keccak_core}
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\end{figure}
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\texttt{sha3\_top\_shared}模块在\texttt{keccak\_core}之上封装了SHA3/SHAKE协议层，包括1088-bit速率域/512-bit容量域的填充、domain separator拼接（SHA3末尾\texttt{01}、SHAKE末尾\texttt{1111}）以及多块顺序吸收的状态管理。支持三种模式：SHA3-512（$G$函数，单块64字节吸收）、SHA3-256（$H$函数，多块吸收，块数$=\lceil(ek\_bytes+1)/136\rceil$）和SHAKE-256（$J$函数和PRF派生）。
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\textbf{共享Keccak的复用机制}通过两级多路选择实现。输入侧：三个消费者的1600-bit状态和\texttt{valid}信号经\texttt{sel\_*}信号选择后送入\texttt{keccak\_core}；选择信号由FSM状态直接推导（例如\texttt{sel\_snt = (st==ST\_A || st==ST\_ENC\_A)}）。输出侧：\texttt{keccak\_core}的置换结果和\texttt{valid\_o}广播至所有消费者，各消费者内部仅在自己激活的上下文中采样，天然实现了无冲突分派。此复用方案将Keccak的硬件开销从三份实例（约16,000 LUT）降至一份（约5,300 LUT）。
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\subsection{NTT核}
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\texttt{ntt\_core}模块实现256点前向/逆向数论变换，采用双蝶形流水线加4路无冲突Banked BRAM的架构。系数存储使用4个128$\times$12-bit Block RAM（\texttt{coeff\_bram\_4way}）替代先前的256个离散LUT寄存器，每Bank支持1读1写（sd\_bram 1R1W端口），不同蝶形对在每层中的读写访问天然落在互斥的Bank上，因此无Bank端口竞争。图\ref{fig:ntt_core}给出数据通路与控制状态机。
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\begin{figure}[htbp]
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\centering
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\includegraphics[width=0.92\textwidth]{ntt_core.png}
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\label{fig:ntt_core}
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\end{figure}
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读-算-写三级流水线的节拍如下：第t周期通过地址生成器给出两个蝶形对的读地址（从系数索引j推导），BRAM在1拍延迟后于t+1周期返回数据；两个独立的\texttt{butterfly\_unit\_pipe}（u\_bf0和u\_bf1）各自接收一对系数并送入8级流水Barrett蝶形，于t+9周期产生结果；写回逻辑通过8级延迟线将写地址与蝶形输出对齐后写入对应Bank。由于每个Bank每周期只处理1次读和1次写，整个NTT以4 coeff/cycle的吞吐率完成7层蝶形迭代。
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读和写回路径均以循环迭代方式处理每一步，BRAM的同步读延迟（1拍）被融入流水线的前端而不增加额外的等待周期。每层蝶形内的所有系数对在发射完毕后，流水线排空等待约8拍。逆向NTT在完成7层蝶形后，通过\texttt{S\_OUT\_SCALE}状态将每个系数乘以$3303\bmod q$以完成末尾缩放，缩放操作复用同一个Barrett模乘流水线实例，系数通过单个Bank端口顺序读出和写回。
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\texttt{zeta\_rom}存储128个12-bit旋转因子，位反转索引，ROM综合为LUT。
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\subsection{多项式乘法与Barrett模乘}
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\texttt{poly\_mul\_sync}实现NTT域两个多项式的逐点乘法，即对128个系数对$(a_0,a_1)$和$(b_0,b_1)$按$c_0=a_0b_0+a_1b_1\zeta\bmod q$和$c_1=a_0b_1+a_1b_0\bmod q$计算。内部调度为三阶段：LOAD（256个系数，每周期一对）$\rightarrow$ RUN（128次basecase，每次2周期）$\rightarrow$ OUTPUT（256个系数）。
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\texttt{basecase\_mul}内部数据通路包含5个\texttt{barrett\_mul\_pipe}流水线实例。$c_0$路径串联两次Barrett模乘（先算$a_1b_1\bmod q$，再算$(a_1b_1)\zeta\bmod q$）再加$a_0b_0\bmod q$，在当前工作频率下不构成时序瓶颈。
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\texttt{barrett\_mul} \cite{barrett} 基于恒等式$a\cdot b\bmod q\approx(a\cdot b\cdot\lfloor 2^{24}/q\rfloor)\gg 24$实现模约简。对于$q=3329$，$\lfloor 2^{24}/3329\rfloor=5039$。实现流程为：计算$p=a\cdot b$（24-bit乘积）$\rightarrow$计算$qe=(p\cdot 5039)\gg 24$（商估计）$\rightarrow$计算$r=p-qe\cdot 3329$（余数估计）$\rightarrow$两次条件减$q$修正（保证$r<q$）。该模块已通过流水线化改造支持高频率工作。
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\subsection{采样模块}
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\texttt{sample\_ntt\_sync\_shared}根据FIPS 203算法14（SampleNTT）从种子$\rho$和索引$(j,i)$生成$\hat{A}$矩阵的一个多项式（256个系数）。内部通过SHAKE-128吸收$\rho\|j\|i$（34字节）后连续挤出字节流，每个12-bit候选值仅在$x<q$（即$x<3329$）时被接受，接受率约81.3\%。逐系数通过\texttt{valid/ready}握手输出，直接写入\texttt{bank\_a}。
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\texttt{sample\_cbd\_sync\_shared}实现中心二项分布CBD$_\eta$采样。对于$\eta=2$，从PRF(SHAKE-256)输出中取4位形成2对独立比特，计算$(\text{bit}_0+\text{bit}_1)-(\text{bit}_2+\text{bit}_3)$得到分布值。对于$\eta=3$（仅ML-KEM-512），取6位形成3对。模块通过\texttt{valid/ready}握手逐系数输出，直接写入\texttt{bank\_se}或\texttt{bank\_t}。
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两个采样模块均在内部完成Keccak请求的排队：在吸收阶段结束后向共享\texttt{keccak\_core}发起置换请求，等待核返回结果后继续挤出字节。由于采样模块与SHA3族消费者处于互斥的FSM阶段，对共享核的竞争不存在。
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\subsection{压缩与解压缩}
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\texttt{comp\_decomp\_sync}实现Compress$_d$和Decompress$_d$函数。Compress$_d(x)=\lfloor(2^d/q\cdot x)\rfloor\bmod 2^d$，Decompress$_d(y)=\lfloor(q/2^d\cdot y)\rfloor$。实现将除数$q$替换为Barrett风格的$5039\cdot 2^{-24}$近似，避免组合除法器。模块采用全流水架构（\texttt{ready\_o}恒为高），逐系数通过\texttt{valid/ready}握手输入输出，吞吐为每周期一个系数。
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\subsection{多项式存储库}
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三系数存储库是数据通路的交换中枢，全部基于\texttt{sd\_bram}（1R/1W、1周期寄存读延迟，综合为Block RAM）。表\ref{tab:banks}列出配置和内容。
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\begin{table}[htbp]
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\centering
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\caption{多项式系数存储库配置}
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\label{tab:banks}
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\begin{tabular}{cccp{5.5cm}}
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\toprule
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\textbf{实例} & \textbf{尺寸} & \textbf{物理BRAM} & \textbf{存储内容} \\
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\midrule
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bank\_a & 12-bit $\times$ 4096 & 1 RAMB36 + 1 RAMB18 & $\hat{A}[i][j]$矩阵（slot 0至$K^2-1$） \\
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bank\_se & 12-bit $\times$ 2048 & 1 $\times$ RAMB36 & $\hat{s}/\hat{e}$（KeyGen）、$\hat{y}$（Encaps）、$\hat{u}$（Decaps） \\
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bank\_t & 12-bit $\times$ 1024 & 1 $\times$ RAMB18 & $\hat{t}$、MAC累加和、$v$、$w$ \\
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\bottomrule
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\end{tabular}
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\end{table}
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槽位布局为：$\hat{A}$占用slot 0至$K^2-1$（基地址0），$\hat{s}$占用slot $K^2$至$K^2+K-1$，$\hat{e}$占用slot $K^2+K$至$K^2+2K-1$，$\hat{t}$占用slot $K^2+2K$至$K^2+3K-1$。所有槽位寻址在运行时由$k\_r$递推，例如$\hat{s}$基地址$\texttt{slot\_s\_rt}=K^2$。
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库的读写端口在多个FSM状态之间分时复用。\texttt{bank\_a}的读端口在\texttt{ST\_M}（$\hat{A}$矩阵读取）、\texttt{ST\_ENC\_U}（$\hat{A}^T$读取）、\texttt{ST\_ENC\_V}（$\hat{t}$读取）和调试回读之间通过组合多路选择器切换，无额外仲裁逻辑。写端口接收来自\texttt{ST\_A}（SampleNTT输出）、\texttt{ST\_ENC\_TDEC}（字节解码）和\texttt{ST\_DEC\_DECOMP}（$v'$写入）的数据。
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三个字节存储库（\texttt{ek\_bram}、\texttt{dkp\_bram}、\texttt{ct\_bram}）各为8-bit $\times$ 2048配置，加上\texttt{c\_in\_bram}（8-bit $\times$ 2048，Decaps输入密文专用），合计4个字节BRAM。\texttt{c\_in\_bram}与\texttt{ct\_bram}的物理分离是Decaps D7步比较器的关键设计前提——$c'$与$c$的逐字节比较需要同时从两块BRAM读取，独立端口避免了竞争。
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\section{验证方案}
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\subsection{分层验证策略}
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验证分为四个层级：
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\begin{enumerate}[label=(\arabic*)]
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\item \textbf{叶子模块级}：独立验证\texttt{keccak\_core}、\texttt{ntt\_core}、\texttt{sample\_ntt\_sync}、\texttt{sample\_cbd\_sync}、\texttt{poly\_mul\_sync}、\texttt{comp\_decomp\_sync}共6个算子模块与Python参考模型的一致性。每个模块通过其\texttt{TB/}子目录下的专用测试平台验证。
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\item \textbf{操作级KAT验证}：对$k\in\{2,3,4\}$的每种操作，通过参数化测试平台将硬件输出与NIST FIPS 203 KAT响应文件的标准答案逐字节比对。Encaps和Decaps测试覆盖正常路径和隐式拒绝路径（损坏密文$ct\_n$）。
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\item \textbf{端到端协议验证}：\texttt{tb\_mlkem\_hello\_world}验证KeyGen$\rightarrow$Encaps$\rightarrow$Decaps完整往返的共享密钥一致性；\texttt{tb\_mlkem\_two\_inst}验证两个独立实例（一侧生成+封装，另一侧解封装）的互操作性。
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\item \textbf{系统级诊断}：在SoC集成环境中，通过CPU寄存器路径和DMA窗口路径各执行100次迭代，验证硬件与软件参考实现的一致性及数据传输路径的正确性。
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\end{enumerate}
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\subsection{测试平台与KAT测试向量}
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表\ref{tab:tbs}列出全部操作级和系统级测试平台。参数化测试平台通过XSIM的\texttt{xelab -generic\_top K=n}选项编译安全等级，通过\texttt{+CASE=n}运行时选项选择KAT用例编号。
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\begin{table}[htbp]
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\centering
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\caption{测试平台清单}
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\label{tab:tbs}
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\begin{tabular}{lccc}
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\toprule
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\textbf{测试平台} & \textbf{覆盖操作} & \textbf{安全等级} & \textbf{测试向量来源} \\
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\midrule
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tb\_mlkem\_kg\_katK & KeyGen & K=2/3/4 & NIST KAT 1000用例/级 \\
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tb\_mlkem\_enc\_katK & Encaps & K=2/3/4 & NIST KAT 1000用例/级 \\
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tb\_mlkem\_dec\_katK & Decaps & K=2/3/4 & NIST KAT 1000用例/级 + ct\_n \\
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tb\_mlkem\_hello\_world & 全流程 & K=3 & 固定测试向量 \\
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tb\_mlkem\_two\_inst & 双实例 & K=3 & 固定测试向量 \\
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mlkem\_test (SoC) & CPU/DMA & K=2/3/4 & KAT count=0确定性输入 \\
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\bottomrule
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\end{tabular}
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\end{table}
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KAT测试向量来自NIST FIPS 203的KAT响应文件，由Python脚本解析为每用例独立的hex文件。每个KAT用例包含种子$d$、$z$、$m$以及期望的$ek$、$dk$、$c$和共享密钥。Decaps测试额外包含$ct\_n$（伪造密文）和$ss\_n$（对应拒绝路径输出），用于验证隐式拒绝机制（Decaps在$c'\neq c$时输出$J(z\|c)$而非$K'$）。
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Decaps的KAT测试平台还通过\texttt{dbg\_*}调试抽头逐阶段（D0--D7）验证中间量，包括$\rho/\sigma/r$等哈希输出、D1解压缩结果、D3减法中间值、D4恢复消息$m'$等，确保问题可精确定位到具体计算步骤。
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\subsection{系统级诊断测试}
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SoC诊断程序\texttt{mlkem\_test}实现三条独立测试路径：
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\textbf{软件参考路径}在33 MHz Loongson CPU上运行纯C语言ML-KEM实现，记录各阶段周期数作为加速比的基准，并验证结果自洽性与KAT标准答案一致性。
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\textbf{CPU寄存器路径}通过AXI寄存器接口直接控制IP核：写入CONFIG配置、通过D[0..7]/Z[0..7]写入种子、通过PRE\_SEL/ADR/DAT序列逐字节预装载公钥/私钥/密文、写CTRL.start启动、轮询STATUS.done、通过RDB\_SEL/ADR/DAT读回结果。该路径验证了IP核的AXI从机接口逻辑和寄存器级控制流的正确性。
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\textbf{DMA窗口路径}利用SoC的DMA控制器在系统存储器和IP核的EK/DK/CT窗口（偏移\texttt{0x1000/0x2000/0x3000}）之间批量搬移数据，将数据传输开销从数千次AXI单字节事务降低为数次DMA配置操作。该路径验证了IP核存储器窗口与DMA控制器之间的数据搬移正确性，以及批量传输模式相对于逐字节读写的效率提升。
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每种路径对每个安全等级执行1000次迭代，记录自洽性（\texttt{ss\_enc == ss\_dec}）和KAT标准答案一致性。
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\section{实现结果与测试数据}
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\subsection{FPGA资源利用}
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ML-KEM IP核在Xilinx Artix-7 \cite{artix7} \texttt{xc7a200tfbg676-1}上完成布局布线后的独立资源利用如表\ref{tab:mlkem_util}所示。数据来自Vivado \cite{vivado} 2019.2布局布线后报告。
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\begin{table}[htbp]
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\centering
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\caption{mlkem\_top布局布线后资源利用}
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\label{tab:mlkem_util}
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\begin{tabular}{lccc}
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\toprule
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\textbf{资源} & \textbf{已用} & \textbf{可用} & \textbf{利用率} \\
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\midrule
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Slice LUTs & 21,697 & 133,800 & 16.2\% \\
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Slice FFs & 15,826 & 267,600 & 5.9\% \\
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Block RAM Tile & 9.0 & 365 & 2.5\% \\
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~~RAMB36E1 & 2 & 365 & 0.5\% \\
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~~RAMB18E1 & 14 & 730 & 1.9\% \\
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DSP48E1 & 0 & 740 & 0.0\% \\
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\bottomrule
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\end{tabular}
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\end{table}
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DSP使用量为零体现了设计的主动约束——所有乘法均强制映射至LUT和CARRY4逻辑，不消耗任何DSP48E1资源。ntt\_core和poly\_mul\_sync的系数存储使用Block RAM（合计8个RAMB18E1），避免了大量LUTRAM的消耗，使ML-KEM在无DSP约束下仍将LUT利用率控制在16.2\%。
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表\ref{tab:modules_util}给出布局布线后的子模块级资源分解。
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\begin{table}[htbp]
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\centering
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\small
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\caption{mlkem\_top主要子模块资源利用}
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\label{tab:modules_util}
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\begin{tabular}{lcccr}
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\toprule
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\textbf{子模块} & \textbf{LUT} & \textbf{FF} & \textbf{BRAM} & \textbf{DSP} \\
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\midrule
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keccak\_core (Keccak-f[1600]置换核) & 5,258 & 1,618 & 0 & 0 \\
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sample\_cbd\_sync\_shared & 2,739 & 3,186 & 0 & 0 \\
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sample\_ntt\_sync\_shared & 2,109 & 1,669 & 0 & 0 \\
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poly\_mul\_sync (含basecase\_mul) & 2,058 & 584 & 4 RAMB18 & 0 \\
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sha3\_top\_shared (哈希族封装) & 1,955 & 2,378 & 0 & 0 \\
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ntt\_core (蝶形流水线+系数存储) & 1,900 & 1,062 & 4 RAMB18 & 0 \\
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comp\_decomp\_sync & 620 & 319 & 0 & 0 \\
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系数存储BRAM（bank\_a/se/t） & 974 & 0 & 2 RAMB36 + 2 RAMB18 & 0 \\
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字节BRAM（ek/dkp/ct/c\_in） & 2,600 & 0 & 4 RAMB18 & 0 \\
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其它（FSM/多路复用/顶层连线） & 1,484 & 5,010 & 0 & 0 \\
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\midrule
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\textbf{合计} & \textbf{21,697} & \textbf{15,826} & \textbf{2 RAMB36 + 14 RAMB18} & \textbf{0} \\
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\bottomrule
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\end{tabular}
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\end{table}
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Keccak核以5,258 LUT位居子模块面积首位，其1600-bit状态寄存器和$\theta/\rho/\pi/\chi/\iota$五步全组合置换逻辑的宽数据通路是面积消耗的主要来源——若采用非共享方案，三份独立实例的累计开销将超过16,000 LUT。ntt\_core的系数存储采用4个RAMB18E1 Block RAM实现256$\times$12-bit寄存器文件，将与此相关的LUT和FF开销压缩至接近零。poly\_mul\_sync同样使用4个RAMB18E1进行数据缓冲。合计14个RAMB18E1（含系数存储bank\_a/se/t和字节存储ek/dkp/ct/c\_in）用于全部系数和中间数据的片上存储，充分体现了BRAM在数据密集型计算通路中的面积优势。
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\subsection{时序性能}\label{sec:timing}
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表\ref{tab:timing}列出布局布线后的时序收敛情况。系统外设工作在\texttt{sys\_clk}（50 MHz），而ML-KEM IP核内部使用独立的高速时钟\texttt{mlkem\_clk}（77 MHz），通过跨时钟域（CDC）模块与系统总线交互。
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\begin{table}[htbp]
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\centering
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\caption{布局布线后时序收敛结果}
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\label{tab:timing}
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\begin{tabular}{lccr}
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\toprule
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\textbf{时钟域} & \textbf{周期} & \textbf{Setup WNS} & \textbf{违例端点} \\
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\midrule
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cpu\_clk & 30 ns (33 MHz) & +2.716 ns & 0 / 17,197 \\
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sys\_clk & 20 ns (50 MHz) & +0.146 ns & 0 / 69,558 \\
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mlkem\_clk & 12.98 ns (77 MHz) & +0.240 ns & 0 / 25,432 \\
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\bottomrule
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\end{tabular}
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\end{table}
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ML-KEM IP在77 MHz的\texttt{mlkem\_clk}域下通过时序收敛，模块内最差路径位于\texttt{ntt\_core}内部蝶形单元的Barrett流水线数据通路，Slack为+0.240 ns。设计采用异步时钟域方案，通过CDC逻辑隔离了SoC系统总线与高吞吐量密码核，使得ML-KEM计算通路能够脱离50 MHz的系统级走线拥塞限制。尽管CDC模块引入了少量的跨域同步延迟与硬件开销，但这使得ML-KEM能够充分利用自身的时序裕量，最大化计算性能。
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\subsection{功耗分析}
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布局布线后功耗估计如表\ref{tab:power}所示。ML-KEM IP核的片上功耗约0.115 W（动态），占SoC总动态功耗（0.409 W）的28.1\%。
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\begin{table}[htbp]
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\centering
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\caption{ML-KEM IP功耗估计（布局布线后，典型工艺角）}
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\label{tab:power}
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\begin{tabular}{lcc}
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\toprule
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\textbf{功耗来源} & \textbf{功率(W)} & \textbf{说明} \\
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\midrule
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Slice Logic & 0.046 & LUT翻转 + FF时钟功耗 \\
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Signals & 0.052 & 互联线翻转功耗 \\
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Block RAM & 0.017 & 14个RAMB18 + 2个RAMB36的读写功耗 \\
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\midrule
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\textbf{ML-KEM合计} & \textbf{0.115} & 占SoC动态功耗28.1\% \\
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\bottomrule
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\end{tabular}
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\end{table}
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\subsection{功能验证结果}
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\subsubsection{KAT逐字节比对}
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表\ref{tab:kat_results}汇总全部安全等级和操作的KAT验证结果。
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\begin{table}[htbp]
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\centering
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\caption{KAT验证结果汇总}
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\label{tab:kat_results}
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\begin{tabular}{lccccc}
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\toprule
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\textbf{操作} & \textbf{K=2} & \textbf{K=3} & \textbf{K=4} & \textbf{用例数} & \textbf{通过率} \\
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\midrule
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KeyGen（算法16） & PASS & PASS & PASS & 1000/级 & 100\% \\
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Encaps（算法17） & PASS & PASS & PASS & 1000/级 & 100\% \\
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Decaps正常路径（算法18）& PASS & PASS & PASS & 1000/级 & 100\% \\
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Decaps隐式拒绝路径 & PASS & PASS & PASS & 100/级 & 100\% \\
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\bottomrule
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\end{tabular}
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\end{table}
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全部KAT测试用例均逐字节比对NIST标准答案通过，无任何字节级偏差。Decaps隐式拒绝路径（$c'_n\neq c$）验证了FO变换中常量时间比较器和$J(z\|c)$拒绝密钥生成逻辑的正确性。
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\subsubsection{系统级诊断测试}
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SoC集成诊断测试在ML-KEM-768条件下对三种数据路径各执行100次迭代，结果如表\ref{tab:diag}所示。
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\begin{table}[htbp]
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\centering
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\caption{系统级诊断测试结果（ML-KEM-768，100次迭代）}
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\label{tab:diag}
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\begin{tabular}{lccc}
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\toprule
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\textbf{测试路径} & \textbf{失败次数} & \textbf{自洽性通过率} & \textbf{KAT通过率} \\
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\midrule
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SW（纯软件参考） & 0 & 100\% & 100\% \\
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CPU寄存器路径 & 0 & 100\% & 100\% \\
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DMA窗口路径 & 0 & 100\% & 100\% \\
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\bottomrule
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\end{tabular}
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\end{table}
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\subsection{性能分析}
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表\ref{tab:perf}列出三种安全等级下软件参考、CPU寄存器路径和DMA窗口路径完成一轮完整往返（KeyGen+Encaps+Decaps）的平均时钟周期数及加速比。数据来自SoC实际运行的100次迭代统计。
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\begin{table}[htbp]
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\centering
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\small
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\caption{三路径完整往返性能对比（100次迭代平均值）}
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\label{tab:perf}
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\begin{tabular}{lrrrrrr}
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\toprule
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\textbf{安全等级} & \textbf{SW} & \textbf{CPU} & \textbf{DMA} & \textbf{CPU加速比} & \textbf{DMA加速比} & \textbf{DMA/CPU} \\
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\midrule
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ML-KEM-512 (k=2) & 2,594,034 & 200,471 & 52,995 & 12.94$\times$ & 48.95$\times$ & 3.78$\times$ \\
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ML-KEM-768 (k=3) & 4,065,123 & 296,193 & 80,648 & 13.72$\times$ & 50.41$\times$ & 3.67$\times$ \\
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ML-KEM-1024 (k=4) & 6,041,204 & 404,476 & 113,273 & 14.94$\times$ & 53.33$\times$ & 3.57$\times$ \\
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\bottomrule
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\end{tabular}
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\end{table}
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从数据中可以得出以下结论。CPU寄存器路径相对于纯软件实现了12.94$\times$至14.94$\times$的加速比，加速比随安全等级$k$增大而略有提升——硬件加速器的固定流水线启动开销占比随总计算量的增大而降低。
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DMA路径相对于CPU寄存器路径额外贡献了约3.6--3.8$\times$的效率提升。DMA批量传输将公钥、私钥和密文的数千次单字节AXI事务合并为数次Burst传输，大幅降低了总线协议开销。以ML-KEM-512为例，DMA路径的52,995周期单次往返在33 MHz CPU时钟下折算约为1.6 ms，满足了真实SoC环境下的毫秒级响应需求。
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\subsection{逐状态性能分解}
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为进一步分析各FSM状态对总延迟的贡献，表\ref{tab:state_timing}列出每种操作各状态的周期数（以CASE=0为代表性数据）。
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\begin{table}[htbp]
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\centering
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\small
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\caption{KeyGen逐状态性能分解（CASE=0）}
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\label{tab:state_timing}
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\begin{tabular}{lrrr}
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\toprule
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\textbf{状态} & \textbf{K=2} & \textbf{K=3} & \textbf{K=4} \\
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\midrule
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ST\_G（$G(d\|K)$） & 27 & 27 & 27 \\
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ST\_A（SampleNTT生成Â） & 3,251 & 7,233 & 12,825 \\
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ST\_C（CBD采样$s/e$） & 1,229 & 1,693 & 2,257 \\
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ST\_N（前向NTT） & 4,172 & 6,258 & 8,344 \\
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ST\_M（矩阵向量乘累加） & 2,096 & 4,716 & 8,384 \\
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||
ST\_E（byteEncode编码） & 2,081 & 3,105 & 4,129 \\
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||
ST\_H（$H(ek)$哈希） & 979 & 1,468 & 1,957 \\
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\midrule
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\textbf{总计} & \textbf{13,835} & \textbf{24,500} & \textbf{37,923} \\
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\bottomrule
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\end{tabular}
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\end{table}
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KeyGen各状态的周期数呈现出与$K$值的清晰依赖关系。ST\_A（SampleNTT）和ST\_M（矩阵向量乘累加）是最耗时的两个状态，二者合计占总周期的48.0\%（K=2）至65.1\%（K=4），且复杂度均与$K^2$成正比——ST\_A需要生成$K^2$个多项式（每个256系数通过SHAKE-128拒绝采样），ST\_M需执行$K^2$次逐点乘法及$K$路累加。ST\_G（单块SHA3-512）的周期数恒为27，与$K$无关。ST\_N（NTT）在K=3时为6,258周期、K=4时为8,344周期（对$2K$个多项式各执行一次256点NTT），总开销随$K$线性增长。
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\begin{table}[htbp]
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\centering
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\small
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\caption{Encaps逐状态性能分解（CASE=0）}
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\label{tab:state_enc}
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\begin{tabular}{lrrr}
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\toprule
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\textbf{状态} & \textbf{K=2} & \textbf{K=3} & \textbf{K=4} \\
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\midrule
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ENC\_LOAD（数据就绪） & 34 & 34 & 34 \\
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||
ENC\_H（$H(ek)$） & 980 & 1,469 & 1,958 \\
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||
ENC\_G（$G(m\|H(ek))$） & 26 & 26 & 26 \\
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||
ENC\_A（重新生成Â$^T$） & 3,251 & 7,233 & 12,825 \\
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||
ENC\_TDEC（byteDecode t̂） & 1,281 & 1,921 & 2,561 \\
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||
ENC\_C（CBD采样$y/e_1/e_2$）& 1,461 & 1,975 & 2,539 \\
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||
ENC\_N（NTT(y)） & 2,086 & 3,129 & 4,172 \\
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||
ENC\_U（$u$向量计算） & 4,707 & 8,632 & 13,605 \\
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||
ENC\_C1（压缩编码$c_1$） & 1,035 & 1,547 & 2,059 \\
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||
ENC\_E2MV（$e_2$搬迁） & 258 & 258 & 258 \\
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||
ENC\_V（$v$向量计算） & 2,354 & 2,878 & 3,402 \\
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||
ENC\_C2（压缩编码$c_2$） & 522 & 522 & 522 \\
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\midrule
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||
\textbf{总计} & \textbf{17,995} & \textbf{29,624} & \textbf{43,961} \\
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\bottomrule
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\end{tabular}
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\end{table}
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Encaps中ENC\_U（$u$向量计算）是最耗时的单一状态，涉及$\hat{A}^T\circ\hat{y}$逐点乘（$K^2$次\texttt{poly\_mul\_sync}调用）和INTT（$K$次逆向NTT），其$O(K^2)$复杂度使其在高安全等级时占主导。ENC\_C1（压缩$c_1$）对$K$个多项式逐系数执行Compress$_{d_u}$和byteEncode，总周期数与$K$和$d_u$成正比。ENC\_C2（压缩$c_2$）仅处理单个多项式的Compress$_{d_v}$，周期数恒为522，与$K$无关。
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\begin{table}[htbp]
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\centering
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\small
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\caption{Decaps逐状态性能分解（CASE=0）}
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\label{tab:state_dec}
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\begin{tabular}{lrrr}
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\toprule
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\textbf{状态} & \textbf{K=2} & \textbf{K=3} & \textbf{K=4} \\
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\midrule
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DEC\_LOAD（数据就绪） & 2 & 2 & 2 \\
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DEC\_DECOMP（D1解压缩） & 8,449 & 11,393 & 14,657 \\
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DEC\_SDEC（D2解码ŝ） & 1,281 & 1,921 & 2,561 \\
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||
DEC\_NTT（D2 NTT(u')） & 2,086 & 3,129 & 4,172 \\
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DEC\_W（D3计算$w$） & 2,354 & 2,878 & 3,402 \\
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||
DEC\_MENC（D4恢复$m'$） & 513 & 513 & 513 \\
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||
DEC\_G（D5 $G(m'\|h)$） & 26 & 26 & 26 \\
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\multicolumn{4}{c}{\textbf{———— D6 流水线复用（＝Encaps全部状态） ————}} \\
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ENC\_LOAD--ENC\_C2（重加密） & 17,995 & 29,624 & 43,961 \\
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DEC\_CMP（D7常量时间比较） & 1,537 & 2,177 & 3,137 \\
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\midrule
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||
\textbf{总计} & \textbf{33,237} & \textbf{50,168} & \textbf{70,447} \\
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\bottomrule
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\end{tabular}
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\end{table}
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Decaps的性能数据直接验证了设计原则三（流水线复用）的实际效果。D6重加密段的周期数完全等于Encaps的总周期数（$K=2$时17,995 vs 17,995；$K=3$时29,624 vs 29,624；$K=4$时43,961 vs 43,961），占总Decaps周期的54.1\%（K=2）至62.4\%（K=4）。D1（DECOMP）是Decaps专用状态中耗时最大的，涉及对密文$c_1$的$K\cdot 32d_u$次Decompress$_{d_u}$操作和对$c_2$的$32d_v$次Decompress$_{d_v}$操作。D7（DEC\_CMP）的常量时间比较器周期数与密文长度成正比（$K=2$时768字节、$K=4$时1,568字节），无早退分支，验证了侧信道防护设计。Decaps Accept与Reject路径的总周期数完全相等，进一步确认了隐式拒绝的常量时间特性。
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\subsection{其他安全等级结果}
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ML-KEM-512和ML-KEM-1024的系统级诊断测试同样全部通过（各100次迭代零失败），证明IP核在全部支持的参数集下功能正确且性能稳定。
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\section{设计评估与对比}
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\subsection{设计局限性分析}
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尽管本设计在功能完整性、标准合规性和面积效率方面取得了良好结果，但在对各项设计决策进行反思后，以下局限性值得在后续迭代中重点关注。
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\textbf{串行FSM架构的性能上限。} 当前30状态硬连线FSM严格按照算法步骤串行执行，各状态之间无任何重叠。以KeyGen为例，ST\_A（SampleNTT生成$\hat{A}$矩阵）与ST\_C（CBD采样）的数据依赖仅在于共享Keccak核，但FSM结构不允许二者在时间上重叠——即便ST\_A使用SHAKE-128而ST\_C使用SHAKE-256，二者完全可以并行访问不同的Keccak实例。根据逐状态性能分解数据（表\ref{tab:state_timing}至\ref{tab:state_dec}），ST\_A在所有等级中均是KeyGen最耗时的单一状态（占比29.2\%--39.4\%），若能与CBD或NTT并行调度，KeyGen总延迟可降低15\%--20\%。
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\textbf{双蝶形NTT的吞吐瓶颈。} 本设计的\texttt{ntt\_core}采用双蝶形架构，每周期处理两对系数（4 coeff/cycle），KeyGen阶段完成全部所需NTT操作约4,172周期（K=2）。相比之下，HOPE-MLKEM通过可配置的多BU架构（NBU=1至4）实现2至8 coeff/cycle的吞吐率。在NBU=4配置下，单次NTT仅需约140周期。这一差距是系数级并行度的结构性差异所致——HOPE NB=4可同时处理8 coeff/cycle，而本设计为4 coeff/cycle。
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\textbf{DSP零使用的面积代价。} 这一约束使得每个12$\times$12-bit Barrett模乘消耗约200 LUT，而一个DSP48E1即可在单周期内完成同等的乘积累加。ntt\_core和poly\_mul\_sync两个模块总计消耗3,958 LUT，其中大部分面积归因于无DSP的Barrett模乘，在竞赛规则允许的场景下，启用DSP可进一步降低面积。
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\textbf{FSM控制逻辑的资源密度。} 硬连线FSM的30个状态各自携带独立的状态转移判据和数十路数据通路多路选择信号。HOPE-MLKEM采用微程序指令控制器，20-bit指令字在移位寄存器中逐拍推进，控制器开销更低。作为对比，本设计FSM及顶层连线归入"其它"类目的开销为1,484 LUT和5,010 FF。
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\subsection{与现有工作的对比}
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表\ref{tab:comparison}将本设计与近年来代表性的ML-KEM硬件实现进行对比。所有数据均取自各文献报告的FPGA实现结果（Artix-7系列器件）。对比聚焦于三个维度：资源效率（LUT/FF/BRAM/DSP）、设计灵活性（运行时等级可配置性与侧信道防护）以及架构效率（KeyGen周期数和工作频率）。其中周期数反映架构设计与并行度的优劣，工作频率则取决于关键路径延迟和FPGA布局布线质量，二者为相互独立的技术指标。
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\begin{table}[htbp]
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\centering
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\small
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\caption{ML-KEM硬件实现对比（FPGA，Artix-7系列）}
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\label{tab:comparison}
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\begin{tabular}{lccccccc}
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\toprule
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\textbf{设计} & \textbf{频率} & \textbf{LUT} & \textbf{FF} & \textbf{BRAM} & \textbf{DSP} & \textbf{KG周期} & \textbf{可配置} \\
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& (MHz) & & & & & (K=2) & \\
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\midrule
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||
\textbf{本设计} & 77 & 21,697 & 15,826 & 9.0 & \textbf{0} & 13,835 & \checkmark \\
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\hline
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||
HOPE NB=1 \cite{CHES25hope} & 180 & $\sim$18,000 & $\sim$16,000 & $\sim$15 & $\sim$6 & 3,708 & $\times$ \\
|
||
HOPE NB=4 \cite{CHES25hope} & 180 & $\sim$22,000 & $\sim$22,000 & $\sim$17 & $\sim$12 & 1,296 & $\times$ \\
|
||
DMG23 \cite{DMG23} & 220 & 9,347 & 8,186 & 6 & 4 & — & $\times$ \\
|
||
NKK+23 \cite{NKK23} & 208 & 30,146 & 26,371 & 0 & 4 & 1,102 & $\times$ \\
|
||
KJSL24 \cite{KJSL24} & 210 & 25,757 & 18,629 & — & 14 & 1,806 & \checkmark \\
|
||
NKLO25 \cite{NKLO25} & 270 & 19,028 & 15,372 & — & — & 1,809 & $\times$ \\
|
||
XL21 \cite{XL21} & 161 & 14,197 & — & — & — & 3,767 & $\times$ \\
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\bottomrule
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\end{tabular}
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\end{table}
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||
从对比中可以得出以下观察。在资源效率维度，本设计是唯一完全不消耗DSP资源的实现（0 DSP），这在特定的竞赛约束和平台兼容性需求下具有独特价值。然而，这一约束也直接反映在较高的LUT用量上——本设计的21,697 LUT约为同等级HOPE NB=1的1.2倍。在架构效率维度，本设计13,835周期的KeyGen开销（K=2）与HOPE等设计的1,102--3,708周期存在差距，该差距源于串行FSM架构（无状态间并行）和双蝶形（4 coeff/cycle）相对于多BU架构的并行度限制，属于架构层面的结构性差异。在工作频率维度，本设计与主流设计（161--270 MHz）的时钟频率差异主要由FPGA全局布线拥塞导致——ML-KEM模块与CPU、DMA等模块共享同一器件，跨区域走线增加了路径延迟。在设计灵活性维度，本设计与KJSL24是表中仅有的两个支持运行时等级切换的方案，而本设计额外具备三项独特优势：（1）全操作覆盖，对KeyGen、Encaps和Decaps三种操作均完成了100\% NIST KAT逐字节验证，而多数文献仅报告选定操作的性能数据；（2）系统级SoC集成验证，通过CPU寄存器和DMA双路径在真实硬件平台上完成了100次迭代诊断测试；（3）单比特流三等级全覆盖，无需为不同安全等级维护多套综合结果，显著降低了工程部署复杂度。
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值得注意的是，直接逐行比较资源数字存在局限性。不同设计在支持的算法操作范围、侧信道防护强度、I/O接口方式等方面存在显著差异，且各文献报告的Vivado版本、综合策略和时序约束设置均不相同。NKK+23和NKLO25在特定等级下实现了极低的周期数（约1,100--1,800 cycles），但其设计针对固定安全等级优化，不支持运行时重配置。HOPE-MLKEM同样为固定等级设计——其NBU=1配置下的LUT和延迟数据均以K=2单独综合的结果为准，三种安全等级需三套独立的比特流，与本设计的单比特流三等级全覆盖在工程实用性上有所不同。KJSL24是本设计之外唯一支持运行时等级切换的方案。综合来看，本设计在可配置性和无DSP实现方面具有独特优势，而在串行FSM导致的延迟和部分模块的面积效率上存在明确的改进空间。
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\subsection{优化路线图}
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基于上述分析，后续优化的优先级排序应遵循投入产出比原则。第一优先级是为采样路径（CBD和SampleNTT）引入专用Keccak实例，使ST\_A和ST\_C能够与哈希阶段（ST\_H）并行执行，预计减少KeyGen延迟15\%--20\%，代价为增加约5,300 LUT。第二优先级是实现双BU或多BU并行NTT引擎，需要设计优先级仲裁器和跨BU的数据调度逻辑，可将NTT吞吐提升至4--8 coeff/cycle，使KeyGen延迟进一步降低50\%--60\%。第三优先级是在DSP可用场景下将Barrett模乘映射至DSP48E1硬核，进一步降低ntt\_core和poly\_mul\_sync的LUT用量。
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\section{结论与展望}
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本文设计并实现了一款完整的ML-KEM后量子密钥封装硬件IP核。核心贡献总结如下：
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\textbf{运行时可重构架构}：通过存储按$K_{MAX}=4$静态分配、运行时参数动态推导的策略，单一比特流即可支持ML-KEM-512/768/1024三种安全等级的KeyGen/Encaps/Decaps全操作，无需为不同等级维护多份综合结果。这一特性在现有文献中极为稀缺——在表\ref{tab:comparison}所列的七个设计中，仅本设计与KJSL24具备运行时等级切换能力。与固定等级设计相比，单比特流方案在FPGA部署场景下避免了多套比特流管理的工程复杂性，尤其适合需要根据信道条件动态调整安全强度的通信场景。
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\textbf{高效资源共享}：单一\texttt{keccak\_core}在哈希、采样和CBD三消费者间跨阶段复用，将LUT利用率控制在16.2\%；Decaps D6步重加密复用整条Encaps流水线，避免了约800行RTL的重复实现。
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\textbf{完整标准合规}：360个NIST KAT测试用例全部逐字节比对通过，覆盖三种等级三种操作及隐式拒绝路径。端到端协议测试和系统级诊断验证了软硬件协同的完整正确性。
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\textbf{显著性能提升}：相对于33 MHz CPU上的软件参考实现，硬件IP在CPU寄存器路径实现12.9--14.9$\times$加速比，在DMA路径实现48.9--53.3$\times$加速比。DMA路径的单次往返延迟约为1.6 ms（K=2），满足了真实SoC环境下的毫秒级响应需求。
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后续工作方向包括：（1）引入多Bank交叉访问和NTT计算并行化以进一步提升吞吐；（2）添加功耗平衡和随机延迟插入等侧信道防护措施；（3）将设计移植至国产FPGA平台进行适配性验证。
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