102 lines
3.0 KiB
Verilog
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Verilog
module digitaltube_controller(
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// 输入配置寄存器 默认 32 位
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// [1:0] 控制右边的数码管 ：00：灭 01：仅显示数字 10：显示数字和小数点
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// [3:2] 控制左边数码管
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input wire [31:0] control_reg,
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// 数据寄存器 [15:0]
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// 0x0000_000X [3:0] 对应第一个灯的显示
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// 0x0000_00X0 [7:4] 对应第二个灯的显示
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inout wire [31:0] data_reg,
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input wire clk,
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input wire rst_n,
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output wire [7:0] dpy0, // dpy0
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output wire [7:0] dpy1 // dpy1
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);
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// 内部寄存器定义
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reg [7:0] dpy0_reg;
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reg [7:0] dpy1_reg;
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assign dpy0 = dpy0_reg;
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assign dpy1 = dpy1_reg;
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reg [3:0] dpy0_data; // dpy0 显示内容（4 位，0-F）
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reg [3:0] dpy1_data; // dpy1 显示内容（4 位，0-F）
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// 数码管段码存储
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reg [6:0] seg_code [0:15]; // 存储 0-F 的编码
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// 初始化数码管段码
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always @(posedge clk or negedge rst_n) begin
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if(!rst_n) begin
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seg_code[0] <= 7'b1000000; // 0
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seg_code[1] <= 7'b1110110; // 1
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seg_code[2] <= 7'b0100001; // 2
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seg_code[3] <= 7'b0100100; // 3
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seg_code[4] <= 7'b0010110; // 4
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seg_code[5] <= 7'b0001100; // 5
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seg_code[6] <= 7'b0001000; // 6
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seg_code[7] <= 7'b1100110; // 7
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seg_code[8] <= 7'b0000000; // 8
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seg_code[9] <= 7'b0000110; // 9
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seg_code[10] <= 7'b0000010; // A
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seg_code[11] <= 7'b0011000; // B
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seg_code[12] <= 7'b1001001; // C
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seg_code[13] <= 7'b0110000; // D
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seg_code[14] <= 7'b0001001; // E
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seg_code[15] <= 7'b0001011; // F
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end
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end
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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dpy0_reg <= 8'b0000_0000;
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end
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else begin
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// 解析数据寄存器中的显示内容
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dpy0_data <= data_reg[3:0]; // dpy0 显示的内容
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// 根据 control_reg 控制显示
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case (control_reg[1:0])
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2'b01: begin
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dpy0_reg <= {~seg_code[dpy0_data], 1'b0}; // 显示 dpy0
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end
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2'b10: begin
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dpy0_reg <= {~seg_code[dpy0_data], 1'b1}; // 显示 dpy0和小数点
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end
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default: begin
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dpy0_reg <= 8'b0000_0000;
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end
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endcase
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end
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end
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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dpy1_reg <= 8'b0000_0000;
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end
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else begin
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// 解析数据寄存器中的显示内容
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dpy1_data <= data_reg[7:4]; // dpy0 显示的内容
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// 根据 control_reg 控制显示
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case (control_reg[3:2])
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2'b01: begin
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dpy1_reg <= {~seg_code[dpy1_data], 1'b0}; // 显示 dpy0
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end
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2'b10: begin
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dpy1_reg <= {~seg_code[dpy1_data], 1'b1}; // 显示 dpy0和小数点
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end
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default: begin
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dpy1_reg <= 8'b0000_0000;
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end
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endcase
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end
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end
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endmodule
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