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2.6 KiB
Verilog
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Verilog
module int_ctrl (
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input wire clk,
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input wire resetn,
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input wire [31:0] int_en, // 中断使能：1有效
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input wire [31:0] int_edge, // 触发方式：1边沿触发，0电平触发
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input wire [31:0] int_pol, // 极性选择：电平(1高/0低)，边沿(1上升沿/0下降沿)
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input wire [31:0] int_in, // 外部输入中断信号
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input wire [31:0] int_clr, // 软件中断清除（针对边沿触发）
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input wire [31:0] int_set, // 软件中断置位（针对边沿触发）
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output wire [31:0] int_out // 最终输出到处理器的高电平有效中断信号
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);
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// 寄存输入信号以检测边沿
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reg [31:0] int_in_d1;
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always @(posedge clk or negedge resetn) begin
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if (!resetn) begin
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int_in_d1 <= 32'b0;
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end else begin
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int_in_d1 <= int_in;
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end
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end
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// 生成上升沿和下降沿信号
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wire [31:0] rising_edge = int_in & ~int_in_d1;
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wire [31:0] falling_edge = ~int_in & int_in_d1;
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// 边沿触发状态维护寄存器
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reg [31:0] edge_int_state;
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integer i;
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always @(posedge clk or negedge resetn) begin
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if (!resetn) begin
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edge_int_state <= 32'b0;
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end else begin
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for (i = 0; i < 32; i = i + 1) begin
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// 清除操作优先级最高（按照基础SoC惯例，写clr信号清零）
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if (int_clr[i]) begin
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edge_int_state[i] <= 1'b0;
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end
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// 软件置位操作
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else if (int_set[i]) begin
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edge_int_state[i] <= 1'b1;
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end
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// 硬件检测到有效边沿并锁存
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else if (int_edge[i]) begin
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if (int_pol[i] && rising_edge[i]) begin
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edge_int_state[i] <= 1'b1; // 上升沿触发
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end else if (!int_pol[i] && falling_edge[i]) begin
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edge_int_state[i] <= 1'b1; // 下降沿触发
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end
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end
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end
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end
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end
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// 电平触发状态评估
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// 如果极性配置为1（高电平触发），则 int_in 为1时有效
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// 如果极性配置为0（低电平触发），则 int_in 为0时有效
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wire [31:0] level_int_state;
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assign level_int_state = (int_in & int_pol) | (~int_in & ~int_pol);
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// 结合 edge/level 选择，并用 en 屏蔽
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assign int_out = int_en & (
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(int_edge & edge_int_state) |
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(~int_edge & level_int_state)
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);
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endmodule |